摘 要

集成電路版圖設(shè)計(jì)是實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。版圖設(shè)計(jì)是決定良率高低的一個(gè)重要環(huán)節(jié)，按設(shè)計(jì)自動化程度來分，可將版圖設(shè)計(jì)方法分成手工設(shè)計(jì)和自動設(shè)計(jì)兩大類。按照對布局布線位置的限制和布局模塊的限制來分，則可把設(shè)計(jì)方法分成全定制和半定制兩大類。由于制造工藝水平的提高，特征尺寸的減小，各種寄生參數(shù)對電路的影響也越來越大，在版圖設(shè)計(jì)中有越來越多的問題要考慮。
本文采用的是Cadence公司的Virtuoso定制設(shè)計(jì)平臺，使用全定制的方法對一個(gè)ADC比較電路進(jìn)行版圖設(shè)計(jì)，ADC比較電路使用了cmos工藝，輸入電壓為2.5V，采樣頻率125M，采取雙輸入模式，調(diào)用Cadence公司提供的90nm標(biāo)準(zhǔn)cmos工藝庫，用Spectre工具對電路進(jìn)行了性能分析和仿真，并在Cadence公司提供的工藝文件下完成了版圖設(shè)計(jì)，詳細(xì)的分析了版圖設(shè)計(jì)的過程，使用Assura工具進(jìn)行DRC和LVS驗(yàn)證，證明本論文的版圖設(shè)計(jì)完全符合要求。

關(guān)鍵詞：比較電路； 仿真； 版圖設(shè)計(jì)； cmos 工藝； 全定制。

目 錄

摘 要 I
ABSTRACT II
1.緒論 0
1.1版圖的意義 0
1.2版圖設(shè)計(jì)的原因 1
2 A/D 電路介紹 2
2.1 A/D芯片的電路原理 2
2.1.1 閃爍型A/D轉(zhuǎn)換電路 2
2.1.2 電容積分型A、D轉(zhuǎn)換電路 3
2.1.3 逐次逼近型A/D轉(zhuǎn)換電路 3
2.1.4 Σ-△型A/D轉(zhuǎn)換電路 4
2.1.5流水線型A/D轉(zhuǎn)換電路 5
2.2 本文版圖設(shè)計(jì)的A/D電路詳情 6
3.版圖前準(zhǔn)備 7
3.1電路原理圖分析 7
4.版圖設(shè)計(jì)方案 10
4.1版圖設(shè)計(jì)工具Virtuoso簡介 10
4.2 版圖設(shè)計(jì)的要求 11
4.2.1 布局 11
4.2.2 單元配置 12
4.2.3 布線 12
4.2.4其他注意 13
5.版圖設(shè)計(jì) 14
5.1 CMOS工藝簡介 14
5.2 MOS管設(shè)計(jì) 15
5.2.1 MOS管圖形尺寸的設(shè)計(jì) 15
5.2.1.1 MOS管寬長比(W/L)的確定 15
5.2.1.2 MOS管溝道長度(L)的確定 16
5.2.1.3 MOS管溝道寬度(W)的確定 17
5.2.1.4 MOS管源漏區(qū)尺寸的確定 17
5.2.2 MOS管版圖 17
5.3 電容版圖 19
5.4 電阻版圖 20
5.5 CMOS保護(hù)環(huán) 23
5.6 寄生參數(shù) 24
5.7襯底噪聲分析 26
5.8天線效應(yīng)的分析 27
5.9 MOS管的匹配分 27
5.10 模塊版圖設(shè)計(jì) 30
5.11 版圖 31
6.物理驗(yàn)證 36
6.1 DRC檢查 36
6.2 LVS檢查 38
7.參數(shù)提取和后仿真 40
7.1 參數(shù)提取 40
7.2模擬后仿真結(jié)果與分析 42
8.總結(jié) 44
參考文獻(xiàn) 45
附 錄 46
附錄A. A/D比較電路總原理圖與各模塊原理圖 46
附錄B. 電路前仿真結(jié)果 49
附錄C. 電路前仿真原理圖 50
附錄D. 仿真輸入時(shí)鐘信號原理圖 51


1.緒論
1.1集成電路版圖設(shè)計(jì)概述
芯片設(shè)計(jì)被關(guān)注是在25年前，設(shè)計(jì)者最初只是想為了減少計(jì)算機(jī)的體積而已，但是其結(jié)果是在這短短的時(shí)間里面，個(gè)人電腦已近取代了過去那像房間那么大的計(jì)算機(jī)，而且還以過去認(rèn)為不可能的速度在運(yùn)行。但是在過去的短短的20年時(shí)間里面，電子工業(yè)的發(fā)展非常迅速，無論是在規(guī)模上還是在復(fù)雜程度上都有了非一般的改變。集成電路的應(yīng)用現(xiàn)在已經(jīng)深入到我們的生活各個(gè)方面當(dāng)中。
定制電路。按用戶需要而專門設(shè)計(jì)制作的集成電路。簡稱ASIC。大量生產(chǎn)并標(biāo)準(zhǔn)化的通用集成電路一般不能滿足全部用戶的需要，研制新的電子系統(tǒng)常需各種具有特殊功能或特殊技術(shù)指標(biāo)的集成電路。定制集成電路是解決這個(gè)問題的重要途徑之一，是集成電路發(fā)展的一個(gè)重要方面。按制作方式可分為全定制集成電路和半定制集成電路。全定制方法:是一種基于晶體管級的，手工設(shè)計(jì)版圖的制造方法。全定制集成電路是按照預(yù)期功能和技術(shù)指標(biāo)而專門設(shè)計(jì)制成的集成電路，制造周期長、成本高，制成后不易修改，但性能比較理想，芯片面積小，集成度高。半定制法:是一種約束性設(shè)計(jì)方式，約束的目的是簡化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制集成電路制法很多，其中的門陣列法是先將標(biāo)準(zhǔn)電路單元如門電路加工成半成品（門陣列、門海等），然后按用戶的技術(shù)要求進(jìn)行設(shè)計(jì)，將芯片上的各標(biāo)準(zhǔn)電路單元連成各種功能電路，進(jìn)而連成所要的大規(guī)模集成電路。采用此法，從預(yù)制的半成品母片出發(fā)，借助計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)，只須完成一、兩塊連線用的掩膜版再進(jìn)行后工序加工，即可得到預(yù)期的電路。因此研制周期大大縮短、成本降低、修改設(shè)計(jì)方便，宜于大批量生產(chǎn)。缺點(diǎn)是芯片面積利用率低，性能不如全定制集成電路。



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