VHDL語言設(shè)計數(shù)字時鐘電路
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有框架圖和相關(guān)源代碼

數(shù)字鐘表是常用的計時工具，它能夠用小時、分、秒來顯示一天的時間。我們的目的是以數(shù)字鐘表為例，介紹VHDL語言的應(yīng)用及層次化的設(shè)計方法，因此，設(shè)計中僅考慮數(shù)字鐘表的基本功能，即能夠顯示秒、分、小時。小時顯示可采用0～12小時及上下午標(biāo)志，也可采用0～23小時的顯示方式，此處采用后者。數(shù)字鐘表準(zhǔn)確計時的關(guān)鍵是要求有精確控制的基本時鐘頻率，此處考慮基本時鐘信號來自石英晶體振蕩器，其頻率為1M Hz，設(shè)計中僅考慮對輸入信號的預(yù)分頻。綜合上述分析，數(shù)字時鐘的設(shè)計要求如下：
輸入時鐘脈沖頻率： f_input = 1M Hz
輸出： 6位七段共陰極數(shù)碼管數(shù)字顯示，小時、分、秒各2位；
顯示范圍：00：00：00～23：59：59
考慮到數(shù)字時鐘系統(tǒng)中使用的主要功能模塊是計數(shù)器和譯碼器，預(yù)分頻電路事實上也是由計數(shù)器電路實現(xiàn)。因此，盡量采用模塊化設(shè)計方法，提高設(shè)計效率。綜合上述分析，可做出數(shù)字時鐘電路的系統(tǒng)框圖如圖1所示。

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