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可預(yù)置串行序列信號發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)[實(shí)驗(yàn)報(bào)告].doc

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可預(yù)置串行序列信號發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)[實(shí)驗(yàn)報(bào)告],有圖紙，完整。一.實(shí)驗(yàn)?zāi)康倪M(jìn)一步了解時(shí)序電路描述方法二．重點(diǎn)和難點(diǎn)vhdl 語言中時(shí)序設(shè)計(jì)基礎(chǔ)vhdl 語言中同步時(shí)序設(shè)計(jì)三．設(shè)備器材穩(wěn)壓電源，萬用表，示波器， 計(jì)算機(jī)實(shí)驗(yàn)板一塊,quartus2,synplify8.1四．源程序library ieee;use ieee....
編號:5-31158大小:44.00K
分類: 論文>通信/電子論文

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可預(yù)置串行序列信號發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)[實(shí)驗(yàn)報(bào)告]

有圖紙，完整。

一. 實(shí)驗(yàn)?zāi)康?br>進(jìn)一步了解時(shí)序電路描述方法
二．重點(diǎn)和難點(diǎn)
VHDL 語言中時(shí)序設(shè)計(jì)基礎(chǔ)
VHDL 語言中同步時(shí)序設(shè)計(jì)
三．設(shè)備器材
穩(wěn)壓電源， 萬用表， 示波器， 計(jì)算機(jī) 實(shí)驗(yàn)板一塊,Quartus2,Synplify8.1
四．源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity produce is
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