單片機(jī)和FPGA實(shí)現(xiàn)位同步信號(hào)提取 畢業(yè)(設(shè)計(jì))論文

76頁 2萬字余字 有詳細(xì)的設(shè)計(jì)過程，圖文并茂，非常完整。

附錄有單片機(jī)程序和FPGA芯片內(nèi)部模塊的Verilog HDL設(shè)計(jì)

任務(wù)書

本課題是設(shè)計(jì)一具有通用性的輸入信號(hào)的位同步提取系統(tǒng)，系統(tǒng)可以實(shí)現(xiàn)10HZ~1MHZ的信號(hào)同步。使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場可編程邏輯門陣列FPGA完成位同步信號(hào)提取，通過理論和實(shí)驗(yàn)研究，完成硬件電路和軟件設(shè)計(jì)并試制樣機(jī)，要求完成：
1、單片機(jī)實(shí)時(shí)控制FPGA，完成實(shí)時(shí)頻率跟蹤測(cè)量和自動(dòng)鎖相；
2、在FPGA 內(nèi)部，設(shè)計(jì)完成以下部分：
A、全數(shù)字鎖相環(huán)DPLL，主要包含：數(shù)控振蕩器、鑒相器、可控模分頻器
B、LED動(dòng)態(tài)掃描電路、FPGA和單片機(jī)的數(shù)字接口，以完成兩者之間的數(shù)字傳遞
3、 設(shè)計(jì)輔助電路：鍵盤、LED；


摘 要：


本文所設(shè)計(jì)的位同步系統(tǒng)是使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場可編程門陣列（FPGA）進(jìn)行同步的，在此設(shè)計(jì)中，本文主要做了以下內(nèi)容：
1、單片機(jī)實(shí)時(shí)控制FPGA完成實(shí)時(shí)頻率跟蹤測(cè)量和自動(dòng)鎖相。
2、在FPGA內(nèi)部，設(shè)計(jì)有以下兩部分：
a、 全數(shù)字鎖相環(huán)（DPLL），主要包括數(shù)控振蕩器、鑒相器、可控模N分頻器。
b、 LED動(dòng)態(tài)掃描電路、FPGA和單片機(jī)的數(shù)據(jù)接口，以完成兩者之間的數(shù)據(jù)傳遞。
3、設(shè)計(jì)輔助電路：鍵盤、LED顯示、信號(hào)源等。
4、整體測(cè)試表明：系統(tǒng)可以實(shí)現(xiàn)10Hz到1MHz的信號(hào)同步，鍵盤及顯示電路工作正常。
關(guān)鍵字：單片機(jī)、電子設(shè)計(jì)自動(dòng)化（EDA）、Verilog HDL、數(shù)字鎖相環(huán)


在科學(xué)飛速發(fā)展的今天，世界已進(jìn)入了數(shù)字化、信息化的時(shí)代。其中，通信技術(shù)的發(fā)展最為迅速。從第一代模擬移動(dòng)通信，到今年即將運(yùn)營的3G移動(dòng)通信，僅僅數(shù)年的時(shí)間。與此同時(shí)，（微）電子技術(shù)也在以很快的速度進(jìn)步著，利用FPGA作原型設(shè)計(jì)及前期樣品生產(chǎn)的作法將會(huì)逐漸流行起來。通過使用FPGA/CPLD，可得到降低成本和上市時(shí)間快等的好處。數(shù)據(jù)通信的應(yīng)用需求量很大，我國路由器產(chǎn)品采用FPGA/CPLD起了很大作用。伴隨著微電子工業(yè)的發(fā)展，今天的FPGA已經(jīng)可以做系統(tǒng)級(jí)芯片了。技術(shù)的融合，使得各種科學(xué)技術(shù)不再獨(dú)立，而是聯(lián)合應(yīng)用在一起，發(fā)揮更大的功效。
本課題的目的是設(shè)計(jì)出一個(gè)具有通用性的輸入信號(hào)的位同步提取系統(tǒng)，系統(tǒng)可以實(shí)現(xiàn)10Hz~1MHz的信號(hào)同步，使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場可編程邏輯門陣列FPGA完成對(duì)同步信號(hào)的提取。該系統(tǒng)以FPGA器件作為控制的核心，配合單片機(jī)使整個(gè)系統(tǒng)顯得尤為精簡，能達(dá)到所要求的技術(shù)指標(biāo)，具有靈活的現(xiàn)場更改性，還有高速、精確、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。最重要的一點(diǎn)便是它能實(shí)現(xiàn)對(duì)不同的位同步信號(hào)進(jìn)行提取，能夠滿足本課題的要求

According To The MCU And FPGA The Bit Synchronous Signal Withdraw
ABSTRACT：This text for designing the synchronous system is an usage MCU to control the Fileld Programmable Gate Array(FPGA) really．This design primarily completes missions as below．
1、 The MCU complete solid hour measure frequency follow with auto lock the phase．
2、 In the FPGA inner part ，the design have below two parts：
a． The Digital Phase Locked Loop(DPLL)，primarly include Digital Controled Oscillatory，Pahse Detector，N Divider．
b． The LED Dynamicly scan and display circuit，Interface circuit between MCU and FPGA．
3、 Design assistant electric circuit：The keyboard，LED shows，signal source etc．
4、The whole test enunciation：the system can realize 10Hz to 1MHz signal is synchronous，keyboard electric circuit and manifestation electric circuit work is normal．　　
KEYWORDS：MCU EDA Verilog HDL DPLL

目 錄

摘 要 I
Abstract II
引 言 1
第1章 緒 論 2
1.1 位同步技術(shù)當(dāng)前的發(fā)展 2
1.2 EDA簡介 3
1.3 8051型單片機(jī) 4
1.4 FPGA器件簡介 4
1.4.1 FPGA器件的發(fā)展 4
1.4.2 FPGA器件的結(jié)構(gòu) 5
1.4.3 Altera器件及EPM7064 7
1.5 FPGA開發(fā)過程簡介 8
1.6 C語言 9
1.7 VerilogHDL 9
1.8 MAX+PLUS II 概述 10
第2章 系統(tǒng)組成結(jié)構(gòu) 11
2.1 單片機(jī)模塊 11
2.2 鍵盤模塊 11
2.3 測(cè)頻、輸出顯示模塊 12
2.4 數(shù)字鎖相環(huán)(DPLL)模塊 13
第3章 各模塊的具體設(shè)計(jì)及實(shí)現(xiàn) 14
3.1 單片機(jī)模塊的設(shè)計(jì)與實(shí)現(xiàn) 14
3.2 鍵盤模塊的設(shè)計(jì)與實(shí)現(xiàn) 15
3.2.1 設(shè)計(jì)中問題和解決方法 15
3.2.2 鍵盤設(shè)計(jì)的軟件設(shè)計(jì) 16
3.3 測(cè)頻、輸出顯示模塊的設(shè)計(jì)與實(shí)現(xiàn) 17
3.3.1 測(cè)頻部分 17
3.3.1.1 測(cè)頻電路的設(shè)計(jì)實(shí)現(xiàn) 17
3.3.1.2 測(cè)頻模塊的軟件設(shè)計(jì) 17
3.3.2 顯示部分 18
3.3.2.1 7448芯片介紹 18

3.4 鎖相環(huán)模塊的設(shè)計(jì)與實(shí)現(xiàn) 21
3.4.1 鑒相器的選擇 21
3.4.2 可編程K可逆計(jì)數(shù)器的設(shè)計(jì) 22
3.4.3 I/D線路的設(shè)計(jì) 24
3.4.4 可編程N(yùn)分頻器的設(shè)計(jì) 25
第4章 位同步信號(hào)提取系統(tǒng)整體測(cè)試 28
4.1 鎖相環(huán)的仿真與測(cè)試 28
4.2 單片機(jī)軟件的測(cè)試 29
4.3 系統(tǒng)的整體測(cè)試 31
參考文獻(xiàn) 33
致 謝 34
附錄A 單片機(jī)軟件設(shè)計(jì)程序 35
附錄B FPGA芯片內(nèi)部模塊的Verilog HDL設(shè)計(jì) 58



部分參考文獻(xiàn)

[6] 鄔金松，李廣彪．單片機(jī)并行配置FPGA的整體實(shí)現(xiàn) 艦船電子工程
[7] 宋宇成，宋萬杰．ALTERA系列器件的集中配置方法 電子科技，
[8] 張奎剛，徐連海，張華．ALTERA FPGA簡介及其在LED顯示屏控制中的應(yīng)用，微處理機(jī)，
[9] 王明龍，王德祥．利用Altera可編程邏輯器件開發(fā)數(shù)字電路設(shè)計(jì) 實(shí)用測(cè)試技術(shù)
[10] 潘 松，黃繼業(yè)．EDA技術(shù)使用教程 北京：科學(xué)出版社
[11] 樊昌信，張甫翊，徐炳祥，吳成柯. 通信原理 北京：國防工業(yè)出版社
[12] 王迎旭．單片機(jī)原理與應(yīng)用 北京：機(jī)械工業(yè)出版社
[13] 王金明,楊吉斌．?dāng)?shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL 北京：電子工業(yè)出版



附錄A 單片機(jī)軟件設(shè)計(jì)程序

#include
#include
#define uchar unsigned char
#define uint unsigned int
#define ulong unsigned long
//以下端口編址采用不完全編址，再?zèng)]有用到的地址線均設(shè)為1
//采用高四位片間選擇，低四位片內(nèi)選擇。
//主要是所使用的內(nèi)部元件的編址
#define PORTH_NFPQ XBYTE[0X8F] //NFPQ 高八位地址 10001111和10001110對(duì)應(yīng)DATA[3..0]
#define PORTL_NFPQ XBYTE[0X8E] // NFPQ 低八位地址.......