基于cpldfpga的hdlc協(xié)議控制器的實現(xiàn)——發(fā)送部分.doc
約58頁DOC格式手機打開展開
基于cpldfpga的hdlc協(xié)議控制器的實現(xiàn)——發(fā)送部分,基于cpld/fpga的hdlc協(xié)議控制器的實現(xiàn)——發(fā)送部分2.4萬字 58頁包括外文翻譯，原創(chuàng)作品，已通過查重系統(tǒng)摘 要高級數(shù)據(jù)鏈路控制協(xié)議(high level data link control，hdlc)是面向比特的同步通信協(xié)議，具有差錯檢測能力強、傳輸效率高、冗余度低等特點，實際應用于各種高速數(shù)據(jù)傳輸系統(tǒng)。h...
內(nèi)容介紹
此文檔由會員 第二波打卡 發(fā)布
基于CPLD/FPGA的HDLC協(xié)議控制器的實現(xiàn)——發(fā)送部分
2.4萬字 58頁 包括外文翻譯，原創(chuàng)作品，已通過查重系統(tǒng)
摘 要
高級數(shù)據(jù)鏈路控制協(xié)議(High Level Data link Control，HDLC)是面向比特的同步通信協(xié)議，具有差錯檢測能力強、傳輸效率高、冗余度低等特點，實際應用于各種高速數(shù)據(jù)傳輸系統(tǒng)。
HDLC的實現(xiàn)一般可采用ASIC器件和軟件編程等。但采用ASIC器件靈活性略差；軟件編程占用CPU資源多，速度慢，不易預測實時性。與此同時ALTERA公司的FPGA器件采用硬件技術(shù)處理信號，又可通過軟件反復編程使用，能夠兼顧靈活性與速度，并能并行處理多路信號，易于預測實時性與仿真。故在中小批量通信產(chǎn)品的設計中，F(xiàn)PGA是取代ASIC實現(xiàn)HDLC功能的一種合適選擇。
本文對HDLC的發(fā)展和相關(guān)基礎理論進行簡要描述，采用Altera公司的FPGA芯片和Quartus II13.0軟件，設計和制作具有自主知識產(chǎn)權(quán)的HDLC控制器發(fā)送部分。采用自頂向下的設計方法，建立頂層文件，根據(jù)HDLC協(xié)議控制器發(fā)送部分建立平行的底層文件，生成“7E”、CRC-16校驗、插零和發(fā)送控制模塊四個框圖，供頂層文件直接調(diào)用。在Quartus II 13.0軟件平臺上使用VHDL語言實現(xiàn)HDLC數(shù)據(jù)幀的發(fā)送，并采用Modelsim軟件仿真檢驗設計的準確性。
關(guān)鍵字：HDLC， CPLD/FPGA， CRC-16，發(fā)送控制器，Quartus II， VHDL
2.4萬字 58頁 包括外文翻譯，原創(chuàng)作品，已通過查重系統(tǒng)
摘 要
高級數(shù)據(jù)鏈路控制協(xié)議(High Level Data li
HDLC的實現(xiàn)一般可采用ASIC器件和軟件編程等。但采用ASIC器件靈活性略差；軟件編程占用CPU資源多，速度慢，不易預測實時性。與此同時ALTERA公司的FPGA器件采用硬件技術(shù)處理信號，又可通過軟件反復編程使用，能夠兼顧靈活性與速度，并能并行處理多路信號，易于預測實時性與仿真。故在中小批量通信產(chǎn)品的設計中，F(xiàn)PGA是取代ASIC實現(xiàn)HDLC功能的一種合適選擇。
本文對HDLC的發(fā)展和相關(guān)基礎理論進行簡要描述，采用Altera公司的FPGA芯片和Quartus II13.0軟件，設計和制作具有自主知識產(chǎn)權(quán)的HDLC控制器發(fā)送部分。采用自頂向下的設計方法，建立頂層文件，根據(jù)HDLC協(xié)議控制器發(fā)送部分建立平行的底層文件，生成“7E”、CRC-16校驗、插零和發(fā)送控制模塊四個框圖，供頂層文件直接調(diào)用。在Quartus II 13.0軟件平臺上使用VHDL語言實現(xiàn)HDLC數(shù)據(jù)幀的發(fā)送，并采用Modelsim軟件仿真檢驗設計的準確性。
關(guān)鍵字：HDLC， CPLD/FPGA， CRC-16，發(fā)送控制器，Quartus II， VHDL
