基于FPGA數(shù)字頻率合成器(DDS)的設(shè)計(jì)
40頁(yè)共計(jì)17996字

摘要
在信號(hào)發(fā)生器的設(shè)計(jì)中,傳統(tǒng)的用分立元件或通用數(shù)字電路元件設(shè)計(jì)電子線(xiàn)路的方法設(shè)計(jì)周期長(zhǎng),花費(fèi)大,可移植性差。本設(shè)計(jì)是利用EDA技術(shù)設(shè)計(jì)的電路, 該信號(hào)發(fā)生器輸出信號(hào)的頻率范圍為20Hz～20KHz，幅度的峰-峰值為0.3V～5V兩路信號(hào)之間可實(shí)現(xiàn)0°～359°的相位差。
側(cè)重?cái)⑹隽擞肍PGA來(lái)完成直接數(shù)字頻率合成器(DDS)的設(shè)計(jì),DDS由相位累加器和正弦ROM查找表兩個(gè)功能塊組成,其中ROM查找表由兆功能模塊LPM_ROM來(lái)實(shí)現(xiàn)。而通過(guò)設(shè)定不同的累加器初值(K1)和初始相位值(K2)，可以調(diào)節(jié)兩路相同頻率正弦信號(hào)之間的相位差,從而產(chǎn)生兩路數(shù)字式的頻率、相位和幅值可調(diào)的正弦波信號(hào)，最后通過(guò)MAX+plusII演示仿真結(jié)果。
與傳統(tǒng)的頻率合成方法相比，DDS合成信號(hào)具有頻率切換時(shí)間短、頻率分辨率高、相位變化連續(xù)等諸多優(yōu)點(diǎn)。使用單片機(jī)靈活的控制能力與FPGA器件的高性能、高集成度相結(jié)合，可以克服傳統(tǒng)DDS設(shè)計(jì)中的不足，從而設(shè)計(jì)開(kāi)發(fā)出性能優(yōu)良的DDS系統(tǒng)。

目錄
摘要 I
Abstract II
1 緒言
1.1 課題背景 1
1.2 課題研究的目的和意義 1
1.3 國(guó)內(nèi)外概況 2
1.4 課題的主要研究工作 3
2 系統(tǒng)設(shè)計(jì)方案的研究
2.1 系統(tǒng)的性能要求 4
2.2 系統(tǒng)實(shí)現(xiàn)的原理 4
2.2.1 DDS的基本原理 5
2.2.2 FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器 6
2.2.3 移相原理 6
2.3 系統(tǒng)實(shí)現(xiàn)方案分析與比較 8
2.3.1 頻率合成器方案 8
2.3.2 移相方案 10
2.3.3 存儲(chǔ)器方案 10
2.3.4 存儲(chǔ)器尋址方案 11
3 總體設(shè)計(jì)
3.1 FPGA設(shè)計(jì)DDS電路的具體實(shí)現(xiàn) 12
3.1.1 相位累加器部分 12
3.1.2 相位/幅度轉(zhuǎn)換電路 12
3.1.3 波形表生成 13
3.1.4 D/A轉(zhuǎn)換電路 13
3.1.5 系統(tǒng)控制電路 13
3.2 單片機(jī)與FPGA的接口設(shè)計(jì) 13
3.3現(xiàn)場(chǎng)可編程邏輯器件（FPGA）的選擇 15
3.4 其他電路設(shè)計(jì) 16
3.4.1 晶體振蕩電路 16
3.4.2 地址計(jì)數(shù)脈沖產(chǎn)生電路 17
3.4.3 幅度控制電路 17
3.4.4 單片機(jī)外擴(kuò)展存儲(chǔ)器電路 18
3.4.5 濾波、緩沖輸出電路 18
3.4.6 鍵盤(pán)和顯示控制電路 19
4 系統(tǒng)的實(shí)現(xiàn)
4.1 系統(tǒng)的計(jì)算與仿真 20
4.1.1 系統(tǒng)頻率、相位和幅度的計(jì)算 20
4.1.2 系統(tǒng)仿真 21
4.2 單片機(jī)的編程實(shí)現(xiàn) 22
5 總結(jié)與展望 23
致謝 25
參考文獻(xiàn) 26
附錄 1 28
附錄2 29
附錄3 32

關(guān)鍵詞：?jiǎn)纹瑱C(jī)，現(xiàn)場(chǎng)可編程邏輯門(mén)陣列，直接數(shù)字頻率合成，正弦信號(hào)發(fā)生器,硬件描述語(yǔ)言
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