61頁，3.2萬余字
摘 要

版圖設(shè)計是決定良率高低的一個重要環(huán)節(jié)，按設(shè)計自動化程度來分,可將版圖設(shè)計方法分成手工設(shè)計和自動設(shè)計兩大類。按照對布局布線位置的限制和布局模塊的限制來分, 則可把設(shè)計方法分成全定制和半定制兩大類。由于制造工藝水平的提高，特征尺寸的減小，各種寄生參數(shù)對電路的影響也越來越大，在版圖設(shè)計中有越來越多的問題要考慮。
本文首先是分析比較了各種高速模數(shù)轉(zhuǎn)化器的特點之后采用Cadence公司的Virtuoso定制設(shè)計平臺，使用全定制的的方法對一個ADC參考電壓電路進行版圖設(shè)計，ADC參考電壓電路使用了cmos工藝，量程為0.5V，在版圖時調(diào)用Cadence公司提供的90nm標準cmos工藝庫,用Spectre工具對電路進行了性能分析和仿真,并在Cadence公司提供的工藝文件下完成了版圖設(shè)計，詳細的分析了版圖設(shè)計的過程，介紹了DRC規(guī)則和LVS，然后使用Assura工具進行DRC和LVS驗證，進行仿真的驗證,證明本論文的版圖設(shè)計完全符合要求。在最后還對一些DRC和LVS錯誤進行了分析。
關(guān)鍵詞：參考電壓電路,版圖設(shè)計,cmos,工藝,全定制,后仿真,Cadence,Spectre,
Abstract

Layout design is an important part of the rate decision according to the degree of automation design, and layout design methods can be divided into the design manual and automatic design of two categories. According to the place and route location and layout of the restrictions to limit the sub-module, the design methods can be divided into full-custom and semi-custom two categories. Since raising the level of manufacturing technology, feature size decreases, the various parameters on the circuit parasitic effects also growing in the territory of the design of a growing number of issues to consider.
This paper is a comparative analysis of the characteristics of digital converter using Cadence Virtuoso company, use the custom design platform for a method of customized reference voltage circuit ADC layout design,. ADC reference voltage circuit to maintain the use of the cmos technology, Range for 0.5 V, called the Cadence companies to provide standard cmos 90 nm process for using the tools Spectre circuit performance analysis and simulation, and Cadence technology companies to provide the documents to complete the layout, a detailed analysis of the layout design process, the DRC rules are introduced and use of Assura Tools DRC and LVS verification,and simulation test to prove that the layout of the paper fully meet the requirements. In the end, some mistakes of LVS DRC and analyzed.
Key Words：reference voltage circuit layout design cmos technology full-custom post layout simulation.
目 錄

摘 要 I
Abstract II
1緒論 1
1.1本課題研究的意義 1
2版圖設(shè)計方案 2
2.1版圖設(shè)計工具簡介 2
3模擬數(shù)字轉(zhuǎn)換器（ADC）簡介 3
3.1工作原理 3
3.2模數(shù)轉(zhuǎn)換器的種類 4
3.2.1全并行結(jié)構(gòu)模數(shù)轉(zhuǎn)換器 5
3.2.2兩步式模數(shù)轉(zhuǎn)換器 6
3.2.3流水線模數(shù)轉(zhuǎn)換器 8
3.2.4流水線模數(shù)轉(zhuǎn)換器的體系結(jié)構(gòu) 9
4電路分析 11
4.1參考電壓電路 11
4.2電路模擬仿真結(jié)果 11
5版圖設(shè)計 14
5.1 CMOS工藝概述 14
5.2單元版圖設(shè)計 15
5.2.1 90nm制造工藝綜述 15
5.2.2電容的版圖設(shè)計 16
5.2.3 MOS管的版圖設(shè)計 17
5.2.4電阻的版圖設(shè)計 19
5.3CMOS保護環(huán)設(shè)計 20
5.4天線效應(yīng)的分析 21
5.5襯底噪聲分析 22
5.6 MOS管的匹配分析 23
5.7版圖的總體設(shè)計 23
5.7.1估算芯片面積 23
5.7.2電源規(guī)劃 27
5.7.3 布局 28
5.7.4 布線 29
5.7.5 版圖優(yōu)化 31
5.8版圖 35
6物理驗證 38
6.1設(shè)計規(guī)則檢查 38
6.1.1 DRC規(guī)則介紹 38
6.1.2 DRC操作 41
6.2 電路規(guī)程檢查 43
6.2.1 LVS介紹 43
6.2.2 LVS操作 44
7版圖錯誤分析 46
7.1DRC錯誤分析 46
7.1.1 OXIDE.X.1錯誤 46
7.1.2 METAL1.SP.1.2錯誤 47
7.1.3 CONT.W.1錯誤 48
7.2 LVS錯誤分析 49
8總結(jié)及討論 51
參考文獻 52
附 錄 53
致 謝 55
參考文獻
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