基于CPLD的VHDL語言數(shù)字鐘（含秒表）設(shè)計(jì)
1.12萬字 14頁
有設(shè)計(jì)圖和代碼


利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。
本設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。

一、功能說明
已完成功能
1.完成秒／分／時(shí)的依次顯示并正確計(jì)數(shù)；
2.秒／分／時(shí)各段個(gè)位滿10正確進(jìn)位，秒／分能做到滿60向前進(jìn)位；
3.定時(shí)鬧鐘：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音；
4.時(shí)間設(shè)置，也就是手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對(duì)分／時(shí)鐘進(jìn)行調(diào)整；
5.利用多余兩位數(shù)碼管完成秒表顯示：A、精度達(dá)10ms；B、可以清零；C、完成暫停
可以隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)。

待改進(jìn)功能：
1.鬧鐘只是整點(diǎn)報(bào)時(shí)，不能手動(dòng)設(shè)置報(bào)時(shí)時(shí)間，遺憾之一；
2.秒表不能向秒進(jìn)位，也就是最多只能記時(shí)100ms；
3.秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計(jì)時(shí)，而是復(fù)位重新開始。


參考文獻(xiàn)
1.謝自美. 電子線路設(shè)計(jì) 實(shí)驗(yàn) 測(cè)試(第二版) 武漢 華中科技大學(xué)出版社 2.潘松. 黃繼業(yè). EDA技術(shù)實(shí)用教程(第二版) 北京 科學(xué)出版社