采用JTAG的電路測(cè)試畢業(yè)設(shè)計(jì)


本文共計(jì)47頁(yè)，21866字；


摘要
邊界掃描測(cè)試技術(shù)是一種標(biāo)準(zhǔn)化的可測(cè)性設(shè)計(jì)技術(shù)，可用于實(shí)現(xiàn)低成本的芯片級(jí)、板極甚至系統(tǒng)級(jí)的電路測(cè)試和故障診斷。它提供了對(duì)電路板上元件的功能、互連及相互間影響進(jìn)行測(cè)試的一種新方案，極大地方便了系統(tǒng)電路的測(cè)試。隨著集成電路設(shè)計(jì)和制造工藝的不斷進(jìn)步，邊界掃描測(cè)試技術(shù)正得到越來越多的關(guān)注。
本文介紹了邊界掃描技術(shù)的原理、結(jié)構(gòu)，討論了邊界掃描技術(shù)的應(yīng)用以及邊界掃描描述語言在測(cè)試中的作用。并實(shí)現(xiàn)了對(duì)具體電路外圍管腳的測(cè)試，列出了測(cè)試向量表，分析了測(cè)試結(jié)果及故障原因。

關(guān)鍵詞：邊界掃描，邊界掃描測(cè)試技術(shù)，邊界掃描描述語言

ABSTRACT
Boundary-Scan testing technology is a standardized Design-for-Testability technique to implement low-cost test application for the detection and diagnosis of different faults at chip level, board level or system level. It provides a solution to the test of component-functionality, board interconnection and interaction, which facilitates the debugging of system circuitry.
目 錄
第一章 緒論 1
1.1 課題背景和意義 1
1.2 國(guó)內(nèi)外研究現(xiàn)狀 2
1.3 本文的主要研究?jī)?nèi)容 3
1.4 本文的內(nèi)容提要 3
第二章 邊界掃描測(cè)試技術(shù) 4
2.1 邊界掃描測(cè)試技術(shù)的基本原理 4
2.2 邊界掃描測(cè)試技術(shù)標(biāo)準(zhǔn) 5
2.2.1 TAP控制器 6
2.2.2 指令寄存器 9
2.2.3 測(cè)試數(shù)據(jù)寄存器組 9
2.2.4 指令 11
2.3 邊界掃描測(cè)試技術(shù)的應(yīng)用 14
2.4 邊界掃描描述語言（BSDL）在測(cè)試中的應(yīng)用 15
2.4.1 EPM7128SL84芯片的BSDL描述 16
2.4.2 BSDL描述語言的實(shí)際應(yīng)用 18
2.4.3 結(jié)束語 19
2.5 本章小結(jié) 19
第三章 采用JTAG測(cè)試電路 20
3.1 數(shù)字電路的故障模式 20
3.2 數(shù)字電路的測(cè)試方法 20
3.3 測(cè)試向量表 20
3.4 測(cè)試流程圖 20
3.5 故障分析 21
3.5.1 固定故障模型 22
3.5.2 延遲故障模型 22
3.5.3 IDDQ故障模型 23
第四章 針對(duì)具體電路的測(cè)試實(shí)例 24
4.1 具體測(cè)試電路及故障種類 24
4.2 測(cè)試向量及測(cè)試過程 24
4.2.1 測(cè)試向量 24
4.2.2 測(cè)試過程 27
4.3 測(cè)試結(jié)果分析 27
第五章 總結(jié) 28
5.1 本文所做的主要工作 28
5.2 展望 28
致 謝 29
附錄一：開題報(bào)告 30
附錄二：中期報(bào)告 32
附錄三：參考文獻(xiàn) 33
附錄四：英文翻譯 34


部分參考文獻(xiàn)

[1] 徐志軍 徐光輝 編著：《CPLD/FPGA的開發(fā)與應(yīng)用》電子工業(yè)出版社 2002年
[2] 趙曙光 郭萬有 楊頌華 編著：《可編程邏輯器件原理、開發(fā)與應(yīng)用》西安電子科技大學(xué)出版社 2002年
[3] 王志華 鄧仰東 編著：《數(shù)字集成系統(tǒng)的結(jié)構(gòu)化設(shè)計(jì)與高層次綜合》 清華大學(xué)出版社 2000年
[4] 劉麗華 辛德祿 李本俊 編著：《專用集成電路設(shè)計(jì)方法》
北京郵電大學(xué)出版社 2001年