基于FPGA的數(shù)字通信系統(tǒng)

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摘 要
本設(shè)計(jì)實(shí)現(xiàn)多路數(shù)據(jù)時(shí)分復(fù)用和解復(fù)用系統(tǒng)。設(shè)計(jì)分為發(fā)端和收端，以FPGA作為主控核心。發(fā)端系統(tǒng)有三路并行數(shù)據(jù)輸入：A/D轉(zhuǎn)換數(shù)據(jù)，撥碼開關(guān)1路和撥碼開關(guān)2路。這三路數(shù)據(jù)在FPGA的控制下作為串行碼分時(shí)輸出。發(fā)端FPGA包括分頻模塊、復(fù)用模塊和電壓顯示模塊。在收端，串行數(shù)據(jù)進(jìn)入FPGA，并由FPGA提取位時(shí)鐘，識(shí)別幀同步并解復(fù)用發(fā)端打包的三路碼。收端的FPGA包括數(shù)字鎖相環(huán)模塊、解復(fù)用模塊和電壓顯示模塊。發(fā)端FPGA輸入有三路8-bit數(shù)據(jù)：第一路為A/D數(shù)據(jù)、第二路和第三路是撥碼開關(guān)產(chǎn)生的數(shù)據(jù)，另外插入一路巴克碼。這四路碼組成一幀，由FPGA對(duì)其時(shí)分復(fù)用。A/D輸入端的模擬信號(hào)的電壓值通過FPGA處理，顯示在數(shù)碼管上。在收端，F(xiàn)PGA首先提取位同步，然后識(shí)別幀同步，一旦識(shí)別出幀同步，F(xiàn)PGA分別解復(fù)用三路數(shù)據(jù)。本文詳細(xì)闡述了此系統(tǒng)的設(shè)計(jì)方法，制作過程以及制作過程中的問題。設(shè)計(jì)者的工作包括：系統(tǒng)各部分電路元件的確定、確定系統(tǒng)框圖、畫出系統(tǒng)原理圖、根據(jù)原理圖設(shè)計(jì)FPGA的RTL代碼、綜合、仿真RTL代碼、設(shè)計(jì)PCB板和在線調(diào)試FPGA功能。

關(guān)鍵字：數(shù)字鎖相環(huán)，幀同步，時(shí)分復(fù)用，Verilog HDL語言，串行A/D變換


目 錄
引言 1
1 數(shù)字復(fù)接系統(tǒng)簡介 1
2 數(shù)字復(fù)接方法及方式 2
2.1 數(shù)字復(fù)接的方法 2
2.2 數(shù)字復(fù)接的方式 2
3 系統(tǒng)原理和各模塊設(shè)計(jì) 2
3.1 系統(tǒng)原理及框圖 2
3.2 發(fā)端系統(tǒng)設(shè)計(jì) 3
3.3 收端系統(tǒng)設(shè)計(jì) 5
3.4 FPGA的設(shè)計(jì)流程 7
3.4.1 設(shè)計(jì)輸入 7
3.4.2 設(shè)計(jì)綜合 8
3.4.3 仿真驗(yàn)證 8
3.4.4 設(shè)計(jì)實(shí)現(xiàn) 8
3.4.5 時(shí)序分析 8
3.5 發(fā)端FPGA設(shè)計(jì) 9
3.5.1 分頻模塊 10
3.5.2 復(fù)接模塊 11
3.5.3 顯示模塊 12
3.5.4 編譯與仿真 14
3.6 收端FPGA設(shè)計(jì) 15
3.6.1 數(shù)字鎖相模塊 16
3.6.2 解復(fù)用模塊 17
3.6.3 顯示模塊 18
3.6.4 編譯與仿真 18
3.7 數(shù)字鎖相環(huán)原理及設(shè)計(jì) 19
3.8 串行A/D工作原理 21
3.9 并行D/A的工作原理 22
3.10 Altera Flex10K10介紹 23
4 系統(tǒng)調(diào)試 28
5 QuartusII軟件及Verilog語言簡介 28
5.1 QuartusII軟件簡介 28
5.2 Verilog語言簡介 30
6 結(jié)論 31
謝辭 32
參考文獻(xiàn) 33
附錄 34

參考文獻(xiàn)
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