數(shù)字頻率計(jì)

頁(yè)數(shù) 16 字?jǐn)?shù) 5904

摘要

文中運(yùn)用VHDL語(yǔ)言，采用Top To Down的方法，實(shí)現(xiàn)8位數(shù)字頻率計(jì)，并利用Isp Expert集成開(kāi)發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到CPLD器件中，經(jīng)實(shí)際電路測(cè)試，該系統(tǒng)系統(tǒng)性能可靠。

關(guān)鍵詞：EDA,VHDL,數(shù)字頻率計(jì),波形仿真,CPLD
目錄

摘要
一、 設(shè)計(jì)要求
二、 儀器設(shè)備
三、 概述
四、 測(cè)頻方案及其原理與誤差分析
五、 等精度測(cè)頻系統(tǒng)組成
六、 信號(hào)調(diào)理電路設(shè)計(jì)
七、 等精度測(cè)頻電路的軟硬件設(shè)計(jì)
八、 結(jié)束語(yǔ)
九、 參考文獻(xiàn)
十、 附錄:源程序
參考文獻(xiàn)
⑴ 王成華，王友仁，胡志忠，電子線路基礎(chǔ)教程 北京，科學(xué)出版社，2000
⑵ 蔣璇，臧春華，數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用技術(shù)
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⑶李朝青，單片機(jī)原理及接口技術(shù) 北京,北京航空航天大學(xué)出版社，1999
⑷ 《中國(guó)集成電路大全》委員會(huì) 高速CMOS集成電路
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⑸ 《中國(guó)集成電路大全》委員會(huì) 集成運(yùn)算放大電路
北京，國(guó)防工業(yè)出版社，1985