嵌入式系統(tǒng)實(shí)驗(yàn)報(bào)告-二位計(jì)數(shù)器-VHDL
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1. 實(shí)驗(yàn)前準(zhǔn)備（4分）
1． 繼續(xù)學(xué)習(xí)VHDL。
2． 明確實(shí)驗(yàn)要求和實(shí)驗(yàn)的目的。
3． 分析二位計(jì)數(shù)器特點(diǎn)并畫狀態(tài)圖和真值表。
4． 查閱資料，為實(shí)驗(yàn)做準(zhǔn)備。
5． 初步設(shè)計(jì)程序，并在機(jī)器上進(jìn)行編譯驗(yàn)證、波形模擬，發(fā)現(xiàn)錯(cuò)誤修改。
得分：
2. 實(shí)驗(yàn)內(nèi)容和目的（4分）
實(shí)驗(yàn)內(nèi)容：
實(shí)現(xiàn)2位計(jì)數(shù)器。
實(shí)驗(yàn)?zāi)康模?br>在七段譯碼器上以十進(jìn)制顯示：0、1、2、3、0、...。時(shí)鐘信號(hào)使用83管腳。采用自動(dòng)機(jī)狀態(tài)轉(zhuǎn)換方式設(shè)計(jì)該計(jì)數(shù)器。
得分：
3. 實(shí)驗(yàn)步驟（4分）
1. 創(chuàng)建文本格式文件并保存成擴(kuò)展名為.vhd的文件。
2. 錄入源代碼，保存，并將當(dāng)前文件設(shè)為當(dāng)前工程文檔。
3. 選擇設(shè)備，并為實(shí)體聲明的端口與實(shí)際Pin進(jìn)行匹配。
4. 編譯文件并派錯(cuò)。
5. 建立波形文件。
6. 設(shè)置波形模擬的的激勵(lì)信號(hào)。并調(diào)整適當(dāng)?shù)臅r(shí)間。
7. 模擬，觀察結(jié)果、改正錯(cuò)誤。
8. 向?qū)嶒?yàn)板下在程序進(jìn)行調(diào)試、演示結(jié)果。
得分：
4. 實(shí)驗(yàn)總結(jié)（4分）
關(guān)于VHDL：通過第二次實(shí)驗(yàn)，更深入地學(xué)習(xí)和了解了VHDL語言。在這次的編程過程當(dāng)中，出現(xiàn)了很多的IF-ELSE語句，由于這種語言和我們以前接觸的語言有差別，因此在處理IF-ELSE 的時(shí)候不夠靈活，因此出現(xiàn)了很多的錯(cuò)誤，經(jīng)過很多的調(diào)試才測(cè)試成功。
并且感覺到了VHDL語言功能的強(qiáng)大。
關(guān)于寄存器：實(shí)驗(yàn)之前，我花了很長時(shí)間去找寄存器，后來在查閱VHDL教學(xué)書上發(fā)現(xiàn)，其實(shí)在語言內(nèi)部抽象出了Virable和Signal兩個(gè)用來存儲(chǔ)信息的邏輯機(jī)構(gòu)。因?yàn)樵谝郧爸皇呛?jiǎn)單認(rèn)為它是對(duì)電路設(shè)計(jì)的形式化方法，而且僅僅是與實(shí)際電路進(jìn)行對(duì)照性的描述而已。
關(guān)于開關(guān)的問題：因?yàn)樵O(shè)計(jì)上邏輯有點(diǎn)錯(cuò)誤，浪費(fèi)了很多時(shí)間才調(diào)試通過，其中還有很多的IF-ELSE的多層引起的問題。其中發(fā)現(xiàn)PROCESS中的的觀察對(duì)象不應(yīng)該和WAIT UNTIL重復(fù)。
感覺到了VHDL語言的用處之廣！